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LMK5C33414ARGCR

Name: Texas Instruments LMK5C33414ARGCR
Brand: Texas Instruments
SKU: 595-LMK5C33414ARGCR
Price: 32.15 EUR
Availability: OutOfStock

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Mouser REF:

595-LMK5C33414ARGCR

Fabr. N.º:

LMK5C33414ARGCR

Fabr.:

Texas Instruments

Descripción:

Sintetizador de reloj / Limpiador de interferencias Three DPLL three AP LL four-input and 1

Hoja de datos:

LMK5C33414ARGCR Hoja de datos

Modelo ECAD:

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Precio (EUR)

Cant.	Precio unitario	Precio total
	32,15 €	80.375,00 €

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Atributo del producto	Valor del atributo	Seleccionar atributo
Fabricante:	Texas Instruments
Categoría de producto:	Sintetizador de reloj / Limpiador de interferencias
Restricciones de envío:	Este producto puede requerir documentación adicional para las exportaciones a los Estados Unidos.
RoHS:
Número de salidas:	14 Output
Frecuencia máx. de salida:	1.25 GHz
Nivel de salida:	HSCL, HSDS/ LVPECL, LVCMOS, LVDS
Nivel de entrada:	HCSL, LVCMOS, LVDS, LVPECL, XTAL
Empaquetado / Estuche:	VQFN-64
Frecuencia de entrada máxima:	200 MHz, 800 MHz
Tensión del suministro - Mín:	3.135 V
Tensión del suministro - Máx:	3.465 V
Temperatura operativa mínima:	- 40 C
Temperatura operativa máxima:	+ 105 C
Serie:	LMK5C33414A
Estilo de montaje:	SMD/SMT
Marca:	Texas Instruments
Sensibles a la humedad:	Yes
Corriente de suministro operativa:	850 mA, 965 mA, 1.085 A
Producto:	Clock Jitter Cleaners / Synchronizers
Tipo de producto:	Clock Synthesizers / Jitter Cleaners
Cantidad del paquete de fábrica:	2500
Subcategoría:	Clock & Timer ICs
Tipo:	Network Synchronizer and Jitter Cleaner

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MXHTS:: 8542399999
ECCN:: 3A001.A.2.A

LMK5C33414A High-Performance Network Synchronizer

Texas Instruments LMK5C33414A High-Performance Network Synchronizer includes a jitter cleaner designed to meet stringent wireless communications and infrastructure application requirements. The network synchronizer integrates three DPLLs to provide hitless jitter and switching attenuation with programmable loop bandwidth and no external loop filters. This feature maximizes the flexibility and ease of use of the device. Each DPLL phase locks a paired APLL to a reference input.