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AS4C1M16S-7TCN

Name: Alliance Memory AS4C1M16S-7TCN
Brand: Alliance Memory
SKU: 913-AS4C1M16S-7TCN
Price: 4.35 EUR
Availability: OutOfStock

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Mouser REF:

913-AS4C1M16S-7TCN

Fabr. N.º:

AS4C1M16S-7TCN

Fabr.:

Alliance Memory

Descripción:

DRAM SDRAM, 16Mb, 1M x 16, 3.3V, 50pin TSOP II, 143 MHz, Commercial Temp - Tray

Hoja de datos:

AS4C1M16S-7TCN Hoja de datos (PDF)

Modelo ECAD:

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Pedido:: 234

Fecha prevista: 29/05/2026
Plazo de producción de fábrica:: 12

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Precio unitario:

-,-- €

Precio total:

-,-- €

Tarifa estimada:

Precio (EUR)

Cant.	Precio unitario	Precio total
	4,35 €	4,35 €
	4,05 €	40,50 €
	3,93 €	98,25 €
	3,84 €	192,00 €
	3,75 €	438,75 €
	3,63 €	849,42 €
	3,54 €	2.070,90 €
	3,46 €	3.643,38 €

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Atributo del producto	Valor del atributo	Seleccionar atributo
Fabricante:	Alliance Memory
Categoría de producto:	DRAM
RoHS:
Tipo:	SDRAM
Tamaño de memoria:	16 Mbit
Anchura de bus de datos:	16 bit
Frecuencia máxima de reloj:	143 MHz
Empaquetado / Estuche:	TSOP-II-50
Organización:	1 M x 16
Tiempo de acceso:	5.4 ns
Tensión del suministro - Mín:	3 V
Tensión del suministro - Máx:	3.6 V
Temperatura operativa mínima:	0 C
Temperatura operativa máxima:	+ 70 C
Serie:	AS4C1M16S-7
Empaquetado:	Tray
Marca:	Alliance Memory
Sensibles a la humedad:	Yes
Estilo de montaje:	SMD/SMT
Tipo de producto:	DRAM
Cantidad del paquete de fábrica:	117
Subcategoría:	Memory & Data Storage
Corriente de suministro (máx.):	70 mA

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Atributos seleccionados: 0

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Hoja de datos

AS4C1M16S-7TCN Hoja de datos (PDF)

REACH Declaration (PDF)

Códigos de cumplimiento

CNHTS:: 8542329000
USHTS:: 8542320002
JPHTS:: 854232021
KRHTS:: 8542321010
MXHTS:: 8542320201
ECCN:: EAR99

Clasificaciones de origen

País de origen:: Taiwán
País de origen del ensamblaje:: Taiwán
País de difusión:: Taiwán

El país puede cambiar en el momento del envío.

AS4C SDRAM

Alliance Memory AS4C SDRAM is high-speed CMOS synchronous DRAM containing 64Mbits, 128Mbits, or 256Mbits. They are internally configured as 4 banks of 1M, 2M, or 4M word x 16 DRAM with a synchronous interface (all signals are registered on the positive edge of the clock signal, CLK). Read and write accesses to the SDRAM are burst oriented, accesses start at a selected location and continue for a programmed number of locations in a programmed sequence. Accesses begin with the registration of a BankActivate command, which is then followed by a Read or Write command.