AS4C128M8D3LB-12BCN

Alliance Memory
913-A4C1288D3LB12BCN
AS4C128M8D3LB-12BCN

Fabr.:

Descripción:
DRAM DDR3, 1G, 128M x 8, 1.35V, 78-ball BGA, 800MHz, (B die), Commercial Temp - Tray

Hoja de datos:
Modelo ECAD:
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En existencias: 29

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Las cantidades mayores que 29 estarán sujetas a requisitos de pedido mínimo.
Mínimo: 1   Múltiples: 1
Precio unitario:
-,-- €
Precio total:
-,-- €
Tarifa estimada:

Precio (EUR)

Cant. Precio unitario
Precio total
12,14 € 12,14 €
11,26 € 112,60 €
10,90 € 272,50 €
10,39 € 519,50 €
10,13 € 1.013,00 €
9,98 € 2.415,16 €
9,73 € 4.709,32 €

Atributo del producto Valor del atributo Seleccionar atributo
Alliance Memory
Categoría de producto: DRAM
RoHS:  
SDRAM - DDR3L
1 Gbit
8 bit
800 MHz
FBGA-78
128 M x 8
225 ps
1.283 V
1.45 V
0 C
+ 95 C
AS4C128M8D3LB
Tray
Marca: Alliance Memory
Sensibles a la humedad: Yes
Estilo de montaje: SMD/SMT
Tipo de producto: DRAM
Cantidad del paquete de fábrica: 242
Subcategoría: Memory & Data Storage
Corriente de suministro (máx.): 72 mA
Productos encontrados:
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Atributos seleccionados: 0

Hoja de datos

Códigos de cumplimiento
CAHTS:
8542320020
USHTS:
8542320032
MXHTS:
8542320201
ECCN:
EAR99
Clasificaciones de origen
País de origen:
Taiwán
País de origen del ensamblaje:
Taiwán
País de difusión:
Taiwán
El país puede cambiar en el momento del envío.

DDR3 Synchronous DRAM

Alliance Memory DDR3 Synchronous DRAM (SDRAM) achieves high-speed double-data-rate transfer rates of up to 1600Mb/sec/pin for general applications. The chip is designed to comply with all key DDR3 DRAM key features, and all of the control and address inputs are synchronized with a pair of externally supplied differential clocks. Inputs are latched at the cross point of differential clocks (CK rising and CK# falling). All I/Os are synchronized with differential DQS pairs in a source synchronous fashion. These Alliance Memory devices operate with a single 1.5V ± 0.075V power supply and are available in BGA packages.

DDR3L SDRAM

Alliance Memory DDR3L SDRAM uses a double data rate architecture to achieve high-speed operation. The double data rate architecture is an 8n-prefetch architecture with an interface that transfers two data words per clock cycle at the I/O pins. A single read or write operation for the DDR3 SDRAM effectively consists of a single 8n-bit-wide, four-clock-cycle data transfer at the internal DRAM core and eight corresponding n-bit-wide, one-half-clock-cycle data transfers at the I/O pins. Alliance Memory DDR3L SDRAM is available in various package sizes.

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