AS4C128M32MD2A-18BIN

Alliance Memory
913-4C12832MD2A18BIN
AS4C128M32MD2A-18BIN

Fabr.:

Descripción:
DRAM LPDDR2, 4G,128M X 32, 1.2V, 134 BALL BGA, 533 MHZ, Industrial TEMP - Tray

Modelo ECAD:
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Disponibilidad

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Plazo de producción de fábrica:
20 Semanas Tiempo estimado para la producción en fábrica.
Mínimo: 1   Múltiples: 1
Precio unitario:
-,-- €
Precio total:
-,-- €
Tarifa estimada:

Precio (EUR)

Cant. Precio unitario
Precio total
15,70 € 15,70 €
14,57 € 145,70 €
14,11 € 352,75 €
13,77 € 688,50 €
13,17 € 1.317,00 €
12,83 € 2.193,93 €
12,63 € 6.479,19 €

Atributo del producto Valor del atributo Seleccionar atributo
Alliance Memory
Categoría de producto: DRAM
RoHS:  
SDRAM Mobile - LPDDR2
4 Gbit
32 bit
533 MHz
FBGA-134
128 M x 32
18 ns
1.14 V
1.95 V
- 40 C
+ 85 C
AS4C128M32MD2A-18
Tray
Marca: Alliance Memory
Sensibles a la humedad: Yes
Estilo de montaje: SMD/SMT
Tipo de producto: DRAM
Cantidad del paquete de fábrica: 171
Subcategoría: Memory & Data Storage
Corriente de suministro (máx.): 130 mA
Peso unitario: 36,420 g
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Atributos seleccionados: 0

CNHTS:
8542329000
CAHTS:
8542320020
USHTS:
8542320036
MXHTS:
8542320201
ECCN:
EAR99

DDR2 SDRAM

Alliance Memory DDR2 SDRAM is designed to comply with DDR2 SDRAM key features. Features such as posted CAS# with additive latency, Write latency=Read latency -1, and On-Die Termination (ODT). All of the control and address inputs are synchronized with a pair of externally supplied differential clocks. Inputs are latched at the cross point of differential clocks (CK rising and CK# falling). All I/Os are synchronized with a pair of bidirectional strobes (DQS and DQS#) in a source synchronous fashion. The address bus is used to convey row, column, and bank address information in RAS #, CAS# multiplexing style.

Low-Power DDR2 SDRAM

Alliance Memory Low-Power DDR2 SDRAM are high-speed CMOS and dynamic-access memory internally configured as an 8-bank device. These DDR2 SDRAM feature 4-bit pre-fetch DDR architecture, programmable READ and WRITE latencies, auto Temperature Compensated Self Refresh (TCSR), and clock stop capability. The DDR2 SDRAM reduces the number of input pins in the system by using a double data rate architecture on the Command/Address (CA) bus. This CA bus transmits address, command, and bank information. These DDR2 SDRAM can achieve high-speed operation by using a double data rate architecture on the DQ (bidirectional/differential data bus) pins.