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AS4C128M32MD2A-18BINTR

Name: Alliance Memory AS4C128M32MD2A-18BINTR
Brand: Alliance Memory
SKU: 913-4C12832MD2A18BIT
Price: 15.86 EUR
Availability: OutOfStock

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Mouser REF:

913-4C12832MD2A18BIT

Fabr. N.º:

AS4C128M32MD2A-18BINTR

Fabr.:

Alliance Memory

Descripción:

DRAM LPDDR2, 4G,128M X 32, 1.2V, 134 BALL BGA, 533 MHZ, Industrial TEMP - Tape & Reel

Hoja de datos:

AS4C128M32MD2A-18BINTR Hoja de datos (PDF)

Modelo ECAD:

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Atributo del producto	Valor del atributo	Seleccionar atributo
Fabricante:	Alliance Memory
Categoría de producto:	DRAM
RoHS:
Tipo:	SDRAM Mobile - LPDDR2
Tamaño de memoria:	4 Gbit
Anchura de bus de datos:	32 bit
Frecuencia máxima de reloj:	533 MHz
Empaquetado / Estuche:	FBGA-134
Organización:	128 M x 32
Tiempo de acceso:	18 ns
Tensión del suministro - Mín:	1.14 V
Tensión del suministro - Máx:	1.95 V
Temperatura operativa mínima:	- 40 C
Temperatura operativa máxima:	+ 85 C
Serie:	AS4C128M32MD2A-18
Empaquetado:	Reel
Marca:	Alliance Memory
Sensibles a la humedad:	Yes
Estilo de montaje:	SMD/SMT
Tipo de producto:	DRAM
Cantidad del paquete de fábrica:	2000
Subcategoría:	Memory & Data Storage
Corriente de suministro (máx.):	130 mA

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Hoja de datos

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REACH Declaration (PDF)

Códigos de cumplimiento

CAHTS:: 8542320020
USHTS:: 8542320036
MXHTS:: 8542320201
ECCN:: EAR99

Clasificaciones de origen

País de origen:: Taiwán
País de origen del ensamblaje:: Taiwán
País de difusión:: Taiwán

El país puede cambiar en el momento del envío.

Low-Power DDR2 SDRAM

Alliance Memory Low-Power DDR2 SDRAM are high-speed CMOS and dynamic-access memory internally configured as an 8-bank device. These DDR2 SDRAM feature 4-bit pre-fetch DDR architecture, programmable READ and WRITE latencies, auto Temperature Compensated Self Refresh (TCSR), and clock stop capability. The DDR2 SDRAM reduces the number of input pins in the system by using a double data rate architecture on the Command/Address (CA) bus. This CA bus transmits address, command, and bank information. These DDR2 SDRAM can achieve high-speed operation by using a double data rate architecture on the DQ (bidirectional/differential data bus) pins.